반도체 디지털 회로설계 잦은 서류탈락... 관련하여 조언 구합니다.

안녕하세요. 곧 30살을 앞둔 취업 준비생입니다.

재취업을 준비하는 과정에서 서류 탈락 빈도가 매우 높아, 제 스펙에 대한 정량적인 평가를 들어보고자 글을 남깁니다.

 

다른 곳에서도 질문을 드려봤지만, 현직에 재직 중인 동기들과 멘토님들 사이에서도 의견 차이가 있어,
보다 다양한 의견을 구하고자 합니다.

 

 

Spec

학교: 인가경 전자공 17학번 (23년 8월 졸업)

학점: 3.3/4.5 (전공 3.4)

 

경력: 디자인하우스 Back-End 1년 재직 후 퇴사 (표면상 경영상의 권고사직)

 

교육 이수 경험: 취업 연계 교육 3회 수강 (23년, 24년, 26년 진행 중) + 온라인 스터디 1회

 

설계 경험:

• AI 가속기 설계 1회 — SW 대비 고속 HW 가속기 설계 (Verilog)
• NPU 설계 1회 — Resource 감소 관점의 구조 개선 + Coverage 측정 (SV)
• UART 구현 1회 — 기존 UART 구현 + 임베디드 영역에서의 HW/SW 접목, FPGA AXI-Lite 활용 (SV)
• Synopsys EDA Tool 경험 2~3회 — DDI 제품군 Timing Closure (재직 중), CPU Logic에 대한 PAD·PLL·TOP 구현 및 DFT Scan Insertion (진행 중)

 

지원 희망 분야

1순위 RTL 엔지니어, 2순위 Design Verification 엔지니어, 3순위 PI (현실적 취업 목표) > 공백기 10개월차

 

 

서류 탈락 원인 분석

낮은 학점 및 이에 대한 보완 미비

• 3-2 군 복학 이후 코로나 학점 비율 적용 1학기 적용, 3-2, 4-1, 4-2에는 4점대 유지
• 다만 이력서·자소서에 간단히 언급하는 것 외에는 보완 사항을 어필하기가 어렵다고 느낍니다.

 

설계 경험 부족

• 실제 현업에서 사용하는 High-Speed Interface(AMBA) 및 Legacy Interface(SPI, I2C 등)에 대한 설계 경험이 미약합니다.
• UVM 및 Coverage 관련 설계 경험이 미약합니다. (NPU 설계 과정에서 Code/Function Coverage를 측정했으나, AI의 도움에 전적으로 의존했습니다.)
• CPU Architecture 및 RISC-V 설계 경험이 부족합니다.
• Memory 관련 설계 경험(DDR, Controller, DMA 등)이 부족합니다.

• 전반적으로 기업에서 요구하는 역량과 Fit하지 않다고 생각합니다.

 

한정적인 기업 지원

• 현재 주로 지원하는 곳은 대기업 공채와 중소·중견기업 수시채용입니다. 대기업 공채는 서류 합격 이력이 없고, 중견기업은 서류를 대량 합격시키는 경우 합격하거나 그 외에는 탈락하며, 중소기업은 대부분 직접 지원 및 헤드헌터를 통해 지원하나 경력 부족 또는 Fit하지 않다는 피드백을 받습니다.

 

위와 같이 정량적인 스펙과 서류 탈락 원인을 정리해 보았습니다. 

타 사이트의 경력자분들과 제 동기들은 이 정도면 충분히 갖춰져 있다고 이야기하는 반면,
일부 분들은 기업에 Fit하지 않은 경험이라고 말합니다.

 

그래서 더 많은 의견을 구하고자 합니다.

 

 

 

(대학원도 생각해 보았으나, 자대 대학원에는 해당 직무 관련 연구실이 없고,
타대 지원 시 낮은 학점과 당장 생활비를 벌어야 하는 상황이라 어려울 것 같습니다...)